上拉電阻和下拉電阻有什么用？
1、提高驅(qū)動(dòng)能力：
例如，用單片機(jī)輸出高電平，但由于后續(xù)電路的影響，輸出的高電平不高，就是達(dá)不到VCC，影響電路工作。所以要接上拉電阻。下拉電阻情況相反，讓單片機(jī)引腳輸出低電平，結(jié)果由于后續(xù)電路影響輸出的低電平達(dá)不到GND，所以接個(gè)下拉電阻。
2、鉗位
上拉就是將不確定的信號(hào)通過一個(gè)電阻鉗位在高電平，電阻同時(shí)起限流作用。下拉同理，也是將不確定的信號(hào)通過一個(gè)電阻鉗位在低電平
在單片機(jī)引腳電平不定的時(shí)候，讓后面有一個(gè)穩(wěn)定的電平：
例如上面接下拉電阻的情況下，在單片機(jī)剛上電的時(shí)候，電平是不定的，還有就是如果你連接的單片機(jī)在上電以后，單片機(jī)引腳是輸入引腳而不是輸出引腳，那這時(shí)候的單片機(jī)電平也是不定的，下拉電阻的作用就是如果前面的單片機(jī)引腳電平不定的話，強(qiáng)制讓電平保持在低電平。
3、 提高輸出的高電平值
例如： 當(dāng)TTL電路驅(qū)動(dòng)CMOS電路時(shí)，如果電路輸出的高電平低于CMOS電路的最低高電平（一般為3.5V）， 這時(shí)就需要在TTL 的輸出端接上拉電阻，以提高輸出高電平的值
此外還有以下作用：
1、提高總線的抗電磁干擾能力，管腳懸空就比較容易接受外界的電磁干擾；
2、長(zhǎng)線傳輸中電阻不匹配容易引起反射波干擾，加上、下拉電阻是電阻匹配，有效的抑制反射波干擾。
3、 如果電平用OC(集電極開路，TTL)或OD(漏極開路，CMOS)輸出，那么不用上拉電阻是不能工作的， 這個(gè)很容易理解，管子沒有電源就不能輸出高電平了。
如下圖所示:
集電極開路輸出的結(jié)構(gòu)如圖1所示，右邊的那個(gè)三極管集電極什么都不接，所以叫做集電極開路;和集電極開路類似，漏極開路輸出；
一般情況下都需要在OUTPUT 輸出口 外接上拉電阻，才能輸出高電平。否則在右邊三極管截止時(shí)，輸出的是高阻態(tài)。
高阻態(tài)狀態(tài)下便于多個(gè)三極管并聯(lián)（線與邏輯） 有一個(gè)為低電平，所有的都為低電平。
上下拉使用對(duì)比：
需要注意的是，上拉電阻太大會(huì)引起輸出電平的延遲。（RC延時(shí)）一般CMOS門電路輸出不能給它懸空，都是接上拉電阻設(shè)定成高電平。
下拉電阻：和上拉電阻的原理差不多， 只是拉到GND去而已。 那樣電平就會(huì)被拉低。 下拉電阻一般用于設(shè)定低電平或者是阻抗匹配(終端端接)。
上拉是對(duì)器件輸入電流，下拉是輸出電流；
上拉用來增大電流，下拉電阻是用來吸收電流。
選用原則：
上拉電阻阻值的選擇原則包括:
1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。
2、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠?。浑娮栊?，電流大。
3、對(duì)于高速電路，過大的上拉電阻可能邊沿變平緩。
綜合考慮以上三點(diǎn),通常在1k到10k之間選取。對(duì)下拉電阻也有類似道理
上拉電阻偏大或偏小的影響： 400kbs
上拉電阻值過小，Vcc灌入端口的電流(Ic)將較大，這樣會(huì)導(dǎo)致MOS管V2(三極管)不完全導(dǎo)通(Ib*β，有飽和狀態(tài)變成放大狀態(tài)，這樣端口輸出的低電平值增大(i2c協(xié)議規(guī)定，端口輸出低電平的最高允許值為0.4v)。
如果上拉電阻過大，加上線上的總線電容，由于RC影響，會(huì)帶來上升時(shí)間的增大(下降延是芯片內(nèi)的晶體管，是有源驅(qū)動(dòng)，速度較快;上升延是無(wú)源的外接電阻，速度慢)，而且上拉電阻過大，即引起輸出阻抗的增大，當(dāng)輸出阻抗和負(fù)載的阻抗可以比擬的時(shí)，則輸出的高電平會(huì)分壓而減少。
低功耗狀態(tài) 上拉下拉使用注意：
帶上拉或者下拉的IO口，在低功耗狀態(tài)，或者配置使用的常態(tài)時(shí)，應(yīng)根據(jù)IO口的狀態(tài)進(jìn)行相關(guān)的設(shè)置。
如果IO口沒有做好處理的話，它就會(huì)在暗地里偷走功耗，而你卻渾然不知。具體原因是這樣的，一般的IO的內(nèi)部或者外部都會(huì)有上下拉電阻，舉個(gè)例子，如下圖所示，假如某個(gè)IO口有個(gè)10KΩ的上拉電阻，把引腳拉到3.3V，然而當(dāng)MCU進(jìn)入低功耗模式的時(shí)候，此IO口被設(shè)置成輸出低電平，根據(jù)歐姆定律，此引腳就會(huì)消耗3.3V/10K=0.33mA的電流，假如有四、五個(gè)這樣的IO口，那么幾個(gè)mA就貼進(jìn)去了，太可惜了。所以在進(jìn)入低功耗之前，請(qǐng)逐個(gè)檢查IO口的狀態(tài)：
如果此IO口帶上拉，請(qǐng)?jiān)O(shè)置為高電平輸出或者高阻態(tài)輸入;
如果此IO口帶下拉，請(qǐng)?jiān)O(shè)置為低電平輸出或者高阻態(tài)輸入;
總之一句話，不要把上好的電流浪費(fèi)在產(chǎn)生熱量的功能上，咱可不靠這點(diǎn)溫度去暖手。
IO口上拉與下拉電平與IC間的連接造成的相應(yīng)功耗的損失：
IO口的上下拉電阻消耗電流這一因素相對(duì)比較明顯，下邊咱來說一個(gè)不明顯的因素：IO口與外部IC相連時(shí)的電流消耗。假如某個(gè)IO口自帶上拉，而此與IO相連的IC引腳偏偏是自帶下拉的，那么無(wú)論這個(gè)引腳處于什么樣的電平輸出，都不可避免的產(chǎn)生一定的電流消耗。所以凡是遇見這一類的情況，首先需要閱讀外設(shè)IC的手冊(cè)，確定好此引腳的的狀態(tài)，做到心中有數(shù);然后在控制MCU睡眠之前，設(shè)置好MCU的IO口的上下拉模式及輸入輸出狀態(tài)，要保證一絲兒電流都不要被它消耗掉。
系統(tǒng)功耗測(cè)試。
檢測(cè)出來的電流消耗很大，可實(shí)際應(yīng)用消耗的功耗卻不大？
是因?yàn)樵跍y(cè)試功耗的時(shí)候MCU還連接著調(diào)試器呢！這時(shí)候大部分電流就會(huì)被調(diào)試器給擄走，平白無(wú)故的讓工程師產(chǎn)生極度郁悶的心情。所以在測(cè)低功耗的時(shí)候，一定不要連接調(diào)試器，更不能邊調(diào)試邊測(cè)電流。
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